VHDLデジタル回路設計 標準講座(宇野俊夫 有限会社ハラパン・メディアテック 有限会社ハラパン・メディアテック 宇野みれ Mark Zwolinski)|翔泳社の本
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VHDLデジタル回路設計 標準講座

監修

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形式:
書籍
発売日:
ISBN:
9784798113852
価格:
本体3,800円+税
仕様:
B5変・408ページ
分類:
ハードウェア・自作
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回路設計に携わるすべてのエンジニアに

本書の初版が出版された当時、デジタル回路設計に関するテキストとVHDLのテキストを組み合わせるというアイデアは画期的でした。時を同じくして同じテーマの類書がいくつか出版されました。本書はいくつかの大学で中心的な教科書として採用されました。さらに初版はポーランド語に訳され、台湾向けの廉価版も作成されました。この成功と競争力で、このアイデアが正しいものであったと確信しましたが、初版では完璧を期すことができたとは思えません。この2版は初版で修正すべき点を修正し、さらに2つの重要なトピックを追加しています。(著者まえがきより)


第1章 はじめに

1.1 最新のデジタル回路設計
1.2 CMOSテクノロジ
1.3 プログラマブルロジック
1.4 電気的特性
まとめ/参考文献/練習問題

第2章 組合せ論理回路の設計

2.1 ブール代数
2.2 論理ゲート
2.3 組合せ論理回路の設計
2.4 タイミング
2.5 数字コード
まとめ/参考文献/練習問題

第3章 VHDLゲートモデルを使った組合せ論理回路

3.1 エンティティとアーキテクチャ
3.2 識別子、スペース、コメント
3.3 ネットリスト
3.4 信号割当て
3.5 ジェネリック文
3.6 定数とオープンポート
3.7 テストベンチ
3.8 構成
まとめ/参考文献/練習問題

第4章 組合せ論理回路のビルディングブロック

4.1 トライステートバッファ
4.2 デコーダ
4.3 マルチプレクサ
4.4 プライオリティエンコーダ
4.5 加算器
4.6 パリティチェッカー
4.7 組合せブロックのためのテストベンチ
まとめ/参考文献/練習問題

第5章 同期式順序回路の設計

5.1 同期式順序回路システム
5.2 同期式順序回路システムのモデル
5.3 ASM:アルゴリズム状態マシン
5.4 ASMチャートからの合成
5.5 VHDLにおけるステートマシン
5.6 ステートマシン用のVHDLテストベンチ
まとめ/参考文献/練習問題

第6章 順序回路の論理ブロックのVHDLモデル

6.1 ラッチ
6.2 フリップフロップ
6.3 JKおよびTフリップフロップ
6.4 レジスタとシフトレジスタ
6.5 カウンタ
6.6 メモリ
6.7 シーケンシャル乗算器
6.8 順序回路のビルディングブロックのテストベンチ
まとめ/参考文献/練習問題

第7章 複雑なシーケンシャルシステム

7.1 リンクされたステートマシン
7.2 データパス/コントローラのパーティショニング
7.3 命令
7.4 シンプルなマイクロプロセッサ
7.5 シンプルなマイクロプロセッサのVHDLモデル
まとめ/参考文献/練習問題

第8章 VHDLのシミュレーション

8.1 イベントドリブンのシミュレーション
8.2 VHDLモデルのシミュレーション
8.3 シミュレーションのモデリング問題
8.4 ファイル操作
まとめ/参考文献/練習問題

第9章 VHDLによる論理合成

9.1 RTLの合成
9.2 制約
9.3 FPGAの合成
9.4 ビヘイビア的な合成
9.5 合成結果の検証
まとめ/参考文献/練習問題

第10章 デジタルシステムのテスト

10.1 テストの必要性
10.2 障害モデル
10.3 障害指向のテストパターン生成
10.4 障害シミュレーション
10.5 VHDLにおける障害シミュレーション
まとめ/参考文献/練習問題

第11章 テスト性を高めるための設計

11.1 アドホックテスト性の改善
11.2 テストのための構造化設計
11.3 ビルトイン・セルフテスト
11.4 バウンダリスキャン(IEEE 1149.1)
まとめ/参考文献/練習問題

第12章 非同期方式順序回路の設計

12.1 非同期式回路
12.2 非同期式回路の分析
12.3 非同期式順序回路の設計
12.4 非同期式ステートマシン
12.5 セットアップ/ホールドタイム、メタスタビリティ
まとめ/参考文献/練習問題

第13章 アナログとのインタフェース

13.1 デジタル・アナログコンバータ
13.2 アナログ・デジタルコンバータ
13.3 VHDL-AMS
13.4 PLL
13.5 VHDL-AMSシミュレータ
まとめ/参考文献/練習問題

付録

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最終更新日:2014年08月28日
発生刷 ページ数 書籍改訂刷 電子書籍訂正 内容 登録日
1刷 051
リストの1つめ 1行目
g2: entity WORK.And2(ex2) generic map(delay = 5NS)
g2: entity WORK.And2(ex2) generic map(delay => 5NS)

「=」の後ろの「>」が抜けていました。
2013.11.28
1刷 057
練習問題 3.5 真理値表中
1 0 0 1 0 1 1 0 0 1
1 0 0 1 0 1 0 1 0 1 1 1 0 0 1

「1 0 1 0 1」が抜けていました。
2013.11.28
1刷 065
4.2.1 2to4デコーダの真理値表中、
2刷
入力 A1 A0 = 0 1 の時の出力 0 1 0 0
0 0 1 0

2010/01/08 再訂正 (誤が 「入力 A1 A0 = 1 0 の時の出力」 となっていました)
2007.11.09
1刷 068
ページ中ほどのリスト8行目
2刷
"XXXX"; when others;
"XXXX" when others;

"XXXX" の直後の「;」が不要
2007.11.09
1刷 070
ページ上部のリストの後2行目
2刷
2n-1ではなく2n-1と解釈されるわけです。
2n-1ではなく2n-1と解釈されるわけです。
2007.11.09
1刷 071
本文11行目
2刷
singed
signed
2007.11.09
1刷 079
本文4行目
2刷
unsighned型
unsigned型
2007.11.09
1刷 105
図5.19 シーケンス検出器のASMチャート
2刷
線が欠落(AブロックからBブロックに延びる矢印の上半分)
訂正図の赤線部分
2007.11.09
1刷 106
1行目数式
2刷
S1+ = S1XY + ~
S1+ = S1XY + ~
2007.11.09
1刷 107
ページ下方の数式(1行目)
2刷
S1+ = S1S0XY + ~
S1+ = S1S0XY + ~
2007.11.09
1刷 111
本文5行目
2刷
つの状態のすべてのインスタンスを状態Gに置き換えます(図5.25)。
つの状態のすべてのインスタンスを状態Fに置き換えます(図5.25)。
2007.11.09
1刷 138
下から3行目
2刷
Setが0なら、Reset信号の状態に関わらずQは強制的に0になります。
Setが0なら、Reset信号の状態に関わらずQは強制的に1になります。
2010.01.08
1刷 144
ページ下部の図
2刷
(Dフリップフロップの図が重複しており、JKフリップフロップの図が欠落しています)
下図参照ください
2010.07.09
1刷 252
本文 下から3行目
したがってA/0のためのテストは、A=1、 B=1、 C=、 D=1で、障害のない出力はZ=1です。
したがってA/0のためのテストは、A=1、B=1、C=0、D=1で、障害のない出力はZ=0です。
2014.08.28
1刷 259
本文 3~4行目
A=1,B=1,C=1,D=1とA=1,B=1,C=1,D=1の両方を使用する必要があります。
A=1,B=1,C=1,D=1とA=0, B=1, C=0, D=0の両方を使用する必要があります。
2014.08.28
1刷 260
本文 下から3~4行目
入力パターンA=1,B=1,C=1,D=1のために、各ノードのワード値は次のとおりですこのバターンは
入力パターンA=1,B=1, C=0, D=0のために、各ノードのワード値は次のとおりです。このパターンは
2014.08.28
1刷 261
下から5行目
図10.8は、入力A=1,B=1,C=1,D=1を含む、
図10.8は、入力A=1, B=1, C=0, D=0を含む、
2014.08.28