ディジタル回路設計とコンピュータアーキテクチャ(鈴木貢 中條拓伯 天野英晴 David Money Harris Sarah L. Harris 永松礼夫)|翔泳社の本
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ディジタル回路設計とコンピュータアーキテクチャ







形式:
書籍
発売日:
ISBN:
9784798115344
価格:
本体4,800円+税
仕様:
B5変・656ページ
分類:
ハードウェア・自作
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ヘネ・パタ『コンピュータの構成と設計』を超えた教科書!!

エンジニアやコンピュータ科学者と一般人の違いは、複雑さを管理するのにシステム的(組織的)なアプローチをするかである。最近のディジタルシステムは何十万あるいは何十億個のトランジスタから構成されている、各トランジスタの電子の動きを記述する方程式を書き、その方程式のすべてを同時に満たす解を求めることで、そのようなシステムを理解できるような人間はいない。細かいことの泥沼に嵌らずにマイクロプロセッサを作る方法を理解するには、複雑さを管理する(手懐ける)方法を学ぶべきである。(本文より)
【原題】Digital Design and Computer Architecture


第1章 ゼロからイチへ

1.1 ゲームの計画
1.2 複雑さを管理する方法
1.3 ディジタルによる抽象化
1.4 数の体系
1.5 論理ゲート
1.6 ディジタル抽象化の裏側
1.7 CMOS トランジスタ
1.8 電力消費
1.9 まとめとこれから学ぶこと

第2章 組み合わせ論理回路設計

2.1 はじめに
2.2 ブール論理式
2.3 ブール代数
2.4 論理からゲートへ
2.5 マルチレベル組み合わせ論理回路
2.6 XとZ・・・はて?
2.7 カルノーマップ
2.8 組み合わせ回路のビルディングブロック
2.9 タイミング
2.10 まとめ

第3章 順序回路設計

3.1 はじめに
3.2 ラッチとフリップフロップ
3.3 同期式回路設計
3.4 有限状態マシン
3.5 順序回路のタイミング
3.6 並列性
3.7 まとめ

第4章 ハードウェア記述言語

4.1 はじめに
4.2 組み合わせ回路
4.3 構造モデル化
4.4 順序回路
4.5 組み合わせ回路再考
4.6 有限状態マシン
4.7 パラメータ化モジュール
4.8 テストベンチ
4.9 まとめ

第5章 ディジタルビルディングブロック

5.1 はじめに
5.2 算術演算回路
5.3 数の表現法
5.4 順序回路のビルディングブロック
5.5 メモリアレイ
5.6 ロジックアレイ
5.7 まとめ

第6章 アーキテクチャ

6.1 はじめに
6.2 アセンブリ言語
6.3 機械語
6.4 プログラミング
6.5 番地指定モード
6.6 ライト、カメラ、演技:翻訳、アセンブル、ロード
6.7 諸々
6.8 現実世界の様子:IA-32アーキテクチャ
6.9 まとめ

第7章 マイクロアーキテクチャ

7.1 はじめに
7.2 性能解析
7.3 単一サイクルプロセッサ
7.4 マルチサイクルプロセッサ
7.5 パイプラインプロセッサ
7.6 HDL表現
7.7 例外
7.8 先進的アーキテクチャ
7.9 現実世界の展望:IA-32アーキテクチャ
7.10 まとめ

第8章 メモリシステム

8.1 はじめに
8.2 メモリシステムの性能解析
8.3 キャッシュ
8.4 仮想メモリ
8.5 メモリマップトI/O
8.6 実例:IA-32のメモリとI/Oシステム
8.7 まとめ

例題A ディジタルシステムの実装法

A.1 はじめに
A.2 74xxシリーズ
A.3 プログラマブルロジック
A.4 ASIC
A.5 データシート
A.6 論理回路ファミリ
A.7 パッケージと組み立て
A.8 伝送線路
A.9 経済面

付録B MIPS命令

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最終更新日:2014年12月26日
発生刷 ページ数 書籍改訂刷 電子書籍訂正 内容 登録日
1刷 059
図2.13 見出し行
2刷
A B | Y | 最
A B | Y | 最
2011.04.15
1刷 129
図3.22 キャプション
2刷
図3.22 有限状態マシン: (a)Mooreマシン、(b)7マシン
図3.22 有限状態マシン: (a)Mooreマシン、(b)Mealyマシン
2010.10.28
1刷 133
表3.4のキャプション
2刷
表3.4 バイナリエンコーディングを用いた状態遷移図現在の状態
表3.4 バイナリエンコーディングを用いた状態遷移図
2013.06.10
1刷 153
例題3.9 5行目
3刷
誘起遅延は40psである。
誘起遅延は25psである。
2014.08.22
1刷 263
5行目
2刷
Log.N ステージ
Log2N ステージ
2013.05.27
1刷 264
例題5.2の解法 1行目
2刷
伝播遅延tpg_prefix
伝播遅延tpg_prefix
2013.05.27
1刷 269
5行目
2刷
B+1=-B
B+1=-B

左辺のBの上に線を追加します。
2013.05.27
1刷 269
例題5.3 1行目
2刷
A=2510、B=3210
A=2510、B=3210

2か所の「10」を下付きに訂正します。
2013.05.27
1刷 271
図5.17
2刷
乗数
乗数
2009.07.29
1刷 273
除算のコードの訂正とアルゴリズムについての訳注追加
3刷
R = A
for i = N-1 to 0
D = R - B
if D 0 then Qi = 0, R' = R // R B
else Qi = 1, R' = D // R B
if i ≠ 0 then R = 2R'
R = A
for i = N-1 to 0
D = R - B
if D 0 then Qi = 0, R' = R // R B
else Qi = 1, R' = D // R B
if i ≠ 0 then R = 2R'
†(訳注) 原書のこのコードのアルゴリズムと説明は誤っている。正しくは以下のとおり。 2進数の除算は、正規化された符号なし数の[0, 2N-1]の範囲に対する以下のアルゴリズムにより計算される。
R = 0
for i = N - 1 to 0
R = {R << 1, Ai} // Verilogのビット連結風
D = R - B
if D < 0 then Qi = 0
else Qi = 1, R = D
部分剰余Rは0で初期化する。そして、Rを1ビット左にシフトし、被除数Aのi番目のビットAiが、その最下位ビットに入る。除数Bは部分剰余から繰返し引き算され、ぴったり収まるかどうかが判断される。差Dが負(つまりDの符号ビットが1)の場合、商Qのi番目のビットQiを0とする。そうでなければ、Qiを1として、Rは差で更新される。

大小関係の記号(3か所)が原書と逆向きになっておりました。
また、原書のコードのアルゴリズムと説明に誤りがあるため、訳注を追加します。
2014.12.26
1刷 295
本文下から3行目
2刷
パッケージのピン接続する。
パッケージのピン接続する。
2013.05.27
1刷 346
コード例6.22 右側「MIPSアセンブリコード」上から9行目
2刷
もし完了していないならば
完了していればdoneへ
2013.06.10
1刷 408
表7.2の3行目のALUOp欄
2刷
X1
01

原書のとおりでしたが、訂正します。
2013.06.10
1刷 413
式7.2
2刷
max[tRFread,tsext+tmux]
max[(tRFread+tmux, tsext+tmux)]

原著のとおりでしたが、訂正します。
2013.05.27
1刷 418
6行目、11行目(2か所)
2刷
lorD
IorD

最初の文字を小文字のエルから大文字のアイに訂正します。
2013.05.27
1刷 434
5行目
2刷
100億命令
1000億命令
2013.06.10
1刷 434
例題7.8の解法の5行目
2刷
925ns
925ps
2013.06.10
1刷 455
下から10行目
2刷
パイプラインハザードは若干
パイプラインハザードは若干

「の」を削除します。
2013.05.27
1刷 498
演習7.17 3行目
2刷
アリッサ・P・ハッカー嬢は、40%消費電力が少ない代わりに遅延が2倍になる。
アリッサ・P・ハッカー嬢は、40%消費電力が少ない代わりに遅延が2倍になるレジスタファイルを設計した
2013.05.27
1刷 613
右側の列 中央より下
2刷
2009.09.30